Digital filter and analog LDO design for ADPLL in 180 nm CMOS technology

Abstract

PLL is a control system built by elements that synchronize frequency and phase of a stable reference signal with an oscillator output signal. In 21st century, PLL is widely and essentially used in one's daily life in wireless and radio devices such as mobile phones, broadcast radios, televisions, Wi-Fi routers, walkie talkie radios and professional communication systems. PLL is built by different blocks such as LF, VCO and PD. In this work, 2 blocks of PLL, which are filter and LDO, were designed. Thesis was formed by 5 Chapters. In the 1st Chapter, introduction, which has brief summary of the proposed work, and goals of the design, is given. In the 2nd Chapter, literature review of PLL, filter and LDO is given. In the 3rd Chapter implementation, design methods of the filter and LDO are given. In Chapter 4, results of both of the designs were given in figures and tables. Finally, the thesis was concluded in the 5th Chapter. IIR digital filter design topology is used for filter design because IIR filters are realized with reasonable numbers of coefficients thanks to its feedback mechanism. Also, IIR filters' coefficients are adjustable according to design specifications. To have fast lock time and to eliminate noise in the PLL, two filters with different coefficients, which works one by one, were designed in the project. Moreover, error amplifier in the LDO consists of 2 stages, which are differential amplifier and common source amplifier, to boost the gain. One of the most important concerns in the error amplifier is to have a stable design with desired bandwidth. Miller compensation technique with nulling resistor is used for LDO design to maintain stability. The filter design is first implemented in Verilog HDL and imported to Cadence Virtuoso. Layout of the filter is generated by Cadence SOC Encounter. LDO circuit is designed with 180 nm CMOS technology in Cadence Virtuoso software. Layout of the LDO were designed manually in Cadence. Both of the design's layouts were verified with Calibre.

PLL, kararlı bir referans sinyalinin frekansını ve fazını bir osilatör çıkış sinyali ile senkronize eden elemanlar tarafından oluşturulmuş bir kontrol sistemidir. 21. Yüzyılda PLL, cep telefonları, radyo yayınları, televizyonlar, Wi-Fi yönlendiriciler, telsizler ve profesyonel iletişim sistemleri gibi cihazlarla insanların günlük yaşamlarında yaygın olarak kullanılmaktadır. PLL, LF, VCO ve PD gibi farklı bloklardan oluşur. Bu tezde ise, PLL'in 2 bloğu olan dijital filtre ve düşük bırakma regülatörü tasarımı anlatılmaktadır. Bu tez 5 farklı bölümden oluşmaktadır. İlk bölüm olan giriş kısmında, projenin kısa özetine, tasarım hedeflerine ve tezin bölümlerine yer verilmiştir. 2. Bölümde PLL, filtre ve LDO devrelerinin özellikleri, sınıflandırmaları ve kullanımları ile ilgili literatür taramasına yer verilmiştir. Tezin 3. Bölümünde ise, filtre ve LDO'nun uygulanması, tasarım yöntemleri ve hesaplamaları verilmiştir. 4. Bölümde her iki tasarımın sonuçları şekil ve tablolarla desteklenerek verilmiştir. Son olarak, tez 5. Bölümde sonuçlandırılmıştır. Filtre tasarımı için IIR dijital filtre tasarım topolojisi kullanılmıştır, çünkü IIR filtreler, geri besleme mekanizması sayesinde diğer metotlara göre çok daha az sayıda katsayı ile gerçekleştirilmektedir. Ayrıca, IIR filtrelerinin katsayıları istenen tasarım özelliklerine göre çok kolay ayarlanabilmektedir. Öte yandan, projede hızlı kilitlenme süresine sahip olan ve PLL'deki gürültüyü minimize eden bir filtre tasarımı gerekmektedir. Bu iki farklı özellik bant genişliğine göre ayarlandığından farklı katsayılara ve dolayısıyla farklı bant genişliklerine sahip iki filtre tasarlanmıştır. Öte yandan, LDO tasarımındaki hata yükselticisi, kazancı artırmak için diferansiyel yükseltici ve ortak kaynak yükseltici olmak üzere 2 farklı aşamadan oluşur. Hata yükselticisinde istenen en önemli durum, istenen bant genişliğine sahip kararlı bir tasarıma sahip olmaktır. Bunu sağlamak için tasarımda nulling dirençli Miller kompanzasyon tekniği kullanılmıştır. Filtre tasarımı ilk olarak Verilog HDL'de uygulanmıştır ve Cadence Virtuoso'ya aktarılmıştır. Filtrenin serimi, Cadence SOC Encounter tarafından oluşturulmuştur. Düşük bırakma regülatörü devresi Cadence Virtuoso yazılımında 180 nm CMOS teknolojisi ile tasarlanmıştır. LDO'nun serimi, Cadence'de manuel olarak tasarlanmıştır. Her iki tasarımın serimi de Calibre ile doğrulanmıştır.