A high-resolution time to digital converter design for all digital phase-locked loops

Abstract

Phase-locked loops are one of the most significant modules that are used not only for communication circuits but also in other fields like biomedical and computer sciences. There are many types of PLLs such as Analog, Digital, and Software-based ones. However, they have advantages and disadvantages among each other, and All-Digital PLLs have many significant features like programmability and cost efficiency that make them stand out from the rest. Independent from the topology, all PLLs synthesize an output signal whose frequency is proportional to the phase or time difference between input signals. When the alignment between phases is achieved, PLL enters the "locked state". In other words, the frequency of the output signal becomes the same as the input signal. The first step of the phase-locking process is measuring the time distance between incoming signals which are known as Reference and Feedback signals. Different PLL types employ different subblocks to measure phase difference. Due to taking advantages of the digital domain extensively, All-Digital Phase-Locked Loops converts phases of the incoming signals to time and computes the difference between arrival times in terms of known reference. In this thesis, a hybrid time to digital converter with 22.18 ps resolution was designed in 180 nm XFAB technology. The overall working principle was divided into two parts as fine and coarse measurement. Then the top module was verified in Verilog first, and subsequently, behavioral Verilog codes were transformed to gate level ones by RC synthesis. After taking preliminary results in ModelSim, the schematic level of the prototype was synthesized in Cadence Virtuoso software with a pre-designed Standard Cell library. The average current consumption during the error measurement was obtained as 3.9 mA from a 1.8 V supply. After functional and periodic tests, the proposed TDC was tested across corners with ±10% supply voltage variation. Moreover, the same tests were performed for different temperatures from -200 oC to 85 oC degrees. When all tests were completed successfully, the layout of the proposed TDC was done in a 0.057 mm2 area and verified with Mentor Calibre. As the last step, parasitic extraction was performed from layout to observe the effects of parasitics in post-layout simulations.

Faz kilitli döngüler (çevrimler), sadece iletişim devreleri için değil, biyomedikal ve bilgisayar bilimleri gibi diğer alanlarda da kullanılan en önemli modüllerden biridir. Analog, Dijital ve Yazılım tabanlı gibi birçok faz kilitli döngü türü mevcuttur ve bu türlerin birbirlerine göre avantaj ve dezavantajları vardır. Tüm Dijital faz kilitli döngüler, programlanabilirlik ve maliyet verimliliği gibi onları diğerlerinden ayıran birçok önemli özelliğe sahiptir. Topolojiden bağımsız olarak, tüm FKÇ' ler, frekansı giriş sinyalleri arasındaki faz veya zaman farkıyla orantılı olan bir çıkış sinyali sentezlemektedir. Fazlar arası uyum sağlandığında FKÇ "kilitli duruma" girer. Başka bir deyişle, çıkış sinyalinin frekansı giriş sinyali ile aynı olur. Faz kilitleme işleminin ilk adımı, Referans ve Geri Besleme sinyalleri olarak bilinen gelen sinyaller arasındaki zaman mesafesini ölçmektir. Farklı FKÇ türleri, faz farkını ölçmek için farklı alt bloklar kullanır. Dijital alanın avantajlarından kapsamlı bir şekilde yararlanmak için Tüm Dijital Faz Kilitli Döngüler, gelen sinyallerin fazlarını zamana dönüştürür ve bilinen referans açısından varış süreleri arasındaki farkı hesaplar. Bu tezde, 180nm XFAB teknolojisinde 22.18 ps çözünürlüğe sahip hibrit bir zamandan dijitale dönüştürücü tasarlanmıştır. Genel çalışma prensibi, ince ve kaba ölçüm olarak iki kısma ayrılmıştır. Daha sonra Verilog 'da ilk önce üst modül doğrulanmış ve ardından davranışsal Verilog kodları, RC sentez aracı ile "kapı düzeyi" kodlara dönüştürülmüştür. Model Sim'de öncü sonuçlar alındıktan sonra, prototipin şematik seviyesi, önceden tasarlanmış bir Standart Hücre kütüphanesi ile Cadence Virtuoso yazılımında sentezlenmiştir. Hata ölçümü sırasında 1,8 V besleme gerilimi kullanılarak, ortalama akım tüketimi 3.9 mA olarak elde edilmiştir. Fonksiyonel ve periyodik testlerden sonra, önerilen dönüştürücü, ±%10 besleme gerilimi değişimi ile köşe simülasyonlarında test edilmiştir. Ayrıca -200 oC 'den 85 oC 'ye kadar farklı sıcaklıklar için aynı testler tekrar edilmiştir. Tüm bu simülasyonlar başarıyla tamamlandığında, önerilen TDC'nin serimi 0.057 mm2 alan kapsayacak şekilde tasarlanmış ve sonuç Mentor Calibre ile doğrulanmıştır. Son adım olarak, parazitlerin etkilerini gözlemlemek için serim-sonrası parazitik ekstraksiyon simülasyonu koşturulmuştur.